module mux4_to_1(
	input wire enable,
	input wire input_1,input_2,input_3,input_4,
	input wire s1,
	input wire s2,
	output reg output_data); 
	
	always @(input_1 or input_2 or input_3 or input_4 or s1 or s2 or enable) begin
		if (enable==1) begin
			case({s1,s2})
				2'b00 : output_data=input_1;
				2'b01 : output_data=input_2;
				2'b10 : output_data=input_3;
				2'b11 : output_data=input_4;
			endcase
		end
	end
endmodule
